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// Verilog module name - command_parse_and_encapsulate_sim
// Version: V3.3.0.20211126
// Created:
//         by - fenglin 
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// Description:
//         
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`timescale 1ns/1ps
 
module command_parse_and_encapsulate_sim
(
        i_clk                    ,                
        i_rst_n                  ,      
           
        iv_addr                  ,         
        iv_wdata                 ,         
        i_wr                     ,      
        i_rd                     ,      
           
        o_wr                     ,      
        ov_addr                  ,      
        ov_rdata                    
);
// I/O
// clk & rst
input                   i_clk;
input                   i_rst_n;

input       [18:0]      iv_addr;                         
input       [31:0]      iv_wdata;                        
input                   i_wr;         
input                   i_rd;         

output reg              o_wr            ;          
output reg  [18:0]      ov_addr         ;       
output reg  [31:0]      ov_rdata        ;

always@(posedge i_clk or negedge i_rst_n)begin
    if(!i_rst_n) begin
        o_wr                  <= 1'b0    ;
        ov_addr               <= 19'b0   ;
        ov_rdata              <= 32'b0   ;
    end
    else begin
        o_wr                  <= 1'b0    ;
        ov_addr               <= 19'b0   ;
        ov_rdata              <= 32'b0   ;    
    end 
end       
endmodule